 Cadence Silicon Ensemble自動布局布線與VCS仿真 |
| 培養(yǎng)對象 |
1.理工科背景，有志于數(shù)字集成電路設(shè)計工作的學(xué)生和轉(zhuǎn)行人員；
2.需要充電，提升技術(shù)水平和熟悉設(shè)計流程的在職人員；
3.集成電路設(shè)計企業(yè)的員工內(nèi)訓(xùn)。
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| 入學(xué)要求 |
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學(xué)員學(xué)習(xí)本課程應(yīng)具備下列基礎(chǔ)知識：
◆電路系統(tǒng)的基本概念。 |
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班級規(guī)模及環(huán)境--熱線:4008699035 手機:15921673576/13918613812( 微信同號) |
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為了保證培訓(xùn)效果，增加互動環(huán)節(jié)，我們堅持小班授課，每期報名人數(shù)限3到5人，多余人員安排到下一期進行。 |
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上課時間和地點 |
上課地點：【上海】：同濟大學(xué)(滬西)/新城金郡商務(wù)樓(11號線白銀路站) 【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學(xué)成教院 【北京分部】：北京中山/福鑫大樓 【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路） 【成都分部】：領(lǐng)館區(qū)1號（中和大道） 【沈陽分部】：沈陽理工大學(xué)/六宅臻品 【鄭州分部】：鄭州大學(xué)/錦華大廈 【石家莊分部】：河北科技大學(xué)/瑞景大廈 【廣州分部】：廣糧大廈 【西安分部】：協(xié)同大廈
近開課時間(周末班/連續(xù)班/晚班）： Cadence 自動布局 ：2025年7月14日..用心服務(wù)..........--即將開課--............................ |
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實驗設(shè)備 |
☆資深工程師授課
◆外地學(xué)員：代理安排食宿（需提前預(yù)定）
☆注重質(zhì)量
☆邊講邊練
☆合格學(xué)員免費推薦工作
專注高端培訓(xùn)17年，曙海提供的課程得到本行業(yè)的廣泛認(rèn)可，學(xué)員的能力
得到大家的認(rèn)同，受到用人單位的廣泛贊譽。
★實驗設(shè)備請點擊這兒查看★ |
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曙 海 新 優(yōu) 惠 |
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◆在讀學(xué)生憑學(xué)生證，可優(yōu)惠500元。 |
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.質(zhì).量.保.障. |
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1、培訓(xùn)過程中，如有部分內(nèi)容理解不透或消化不好，可免費在以后培訓(xùn)班中重聽；
2、培訓(xùn)結(jié)束后免費提供半年的技術(shù)支持，充分保證培訓(xùn)后出效果；
3、培訓(xùn)合格學(xué)員可享受免費推薦就業(yè)機會。 。專注高端培訓(xùn)17年，曙海提供的課程得到本行業(yè)的廣泛認(rèn)可，學(xué)員的能力得到大家的認(rèn)同，受到用人單位的廣泛贊譽。 |
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Cadence Silicon Ensemble自動布局布線與VCS仿真 |
第一階段 |
Cadence Silicon Ensemble自動布局布線
Cadence Silicon Ensemble是業(yè)界優(yōu)秀的布局布線工具之一，不但布通率極高，而且大大降低了布線時間，提高了工作效率。本次培訓(xùn)的課程將提供您如何使用Silicon Ensemble Place and Route工具完成標(biāo)準(zhǔn)單元的布局布線。它包括在設(shè)計流程中庫單元的開發(fā)、調(diào)節(jié)系統(tǒng)參數(shù)及結(jié)果分析。
● 您可以學(xué)到：
生成用于布局布線的abstracts
建立設(shè)計布局規(guī)劃
在布局時放置單元和塊
時序分析
產(chǎn)生時鐘樹
電源總線布線
信號線布線
寄生參數(shù)提取
● 適合的聽眾：具有一定的IC設(shè)計后端知識，熟悉UNIX操作系統(tǒng)。
● 課程安排
第一部分 ：
Concepts and overview
Graphics interface setup
Netlist formats and data input
第二部分 ：
Floorplanning and placement
Power routing
Global routing
第三部分：
Detailed signal routing
ECO function
Batch jobs |
第二階段 |
Synopsys Verification with VCS 設(shè)計仿真驗證 |
● 簡介
VCS（verilog coding styles）是業(yè)界優(yōu)秀的仿真驗證工具之一，邏輯仿真主要針對門級以上（主要是RTL---傳輸門級）的邏輯設(shè)計，邏輯仿真器根據(jù)Verilog或VHDL的文本描述來建立設(shè)計模型，在一定的激勵輸入下觀測輸出波形，以驗證設(shè)計的邏輯正確性。通過本課程的學(xué)習(xí)，您將掌握用VCS驗證verilog設(shè)計的基本功能和調(diào)試技術(shù)，我們采用講課和課程試驗相結(jié)合的授課方式，課程試驗包括RTL（register transfer level）和門級驗證。
● 您將學(xué)到：
◎ 用VCS模擬verilog設(shè)計
◎ 用VCS調(diào)試verilog設(shè)計
◎ 運行快速RTL-level回歸測試
◎ 運行快速gate-level回歸測試
● 課程安排
第一部分 ： Debugging using VCS
- VCS Simulation Basics
- VCS Debugging Basics
- Interactive Debugging Basics
- Post-Processing with VirSim
第二部分 ：? Fast Verification with VCS
- Debugging Simulation Mismatches
- Using PLI Routines with VCS
- Fast RTL Level Verification
- Fast Gate Level Verification
- Appendix：VCS/VCM
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